Design of a Power and Speed efficient 32-Bit Multiplier on FPGA

Dejagahi, Rasoul and Javidan, Javad and Zarefatin, GHolamreza (2017) Design of a Power and Speed efficient 32-Bit Multiplier on FPGA. Masters thesis, University of Mohaghegh Ardabili.

[img] Text (طراحی یک ضرب‌کننده 32 بیتی دارای توان و سرعت بهینه بر روی FPGA)
Rasoul Dejagahi.pdf

Download (1MB)
Official URL: http://www.uma.ac.ir

Abstract

In this dissertation ، how to design a multiplier 32×32 -bit synchronous، the new proposed. The time to get the answer in this multiplier، and varies depending on the input numbers. The multiplier can be processors that use the concept GALS are designed to be used . This multiplier feature at the same time there is high speed and low hardware. In the proposed algorithm Multiplicand is shifted to the left While Booth algorithm the product of part is shifted to the right. As a result both the same. In the section adder the form has been used for redundancy . Will do so in the total intermediate time there is no need to release the carry bits. In order to further reduce latency and increase speed the computing unit can be used instead of fixed-size blocks selected block sizes used To achieve as quickly as we must choose the best arrangement.The average delay in the proposed algorithm 24 pulse .The worst delays of the project is 48 pulses . The Least delay of the project is 1 pulse if the Multiplicand is zero it happens.

Item Type: Thesis (Masters)
Persian Title: طراحی یک ضرب‌کننده 32 بیتی دارای توان و سرعت بهینه بر روی FPGA
Persian Abstract: : دراین پایان‌نامه نحوه‌ی طراحی یک ضرب‌کننده ۳۲×۳۲ بیتی سنکرون، جدید ارائه شده است که جواب نهایی در این ضرب‌کننده، وابسته به مقدار ورودی و متغییر است. این ضرب‌کننده در پردازنده‌های که با روشGALS طراحی شده اند به کار می رود. از خصوصیات این ضرب‌کننده سرعت بالا و در عین حال وجود سخت افزار کم است. در الگوریتم پیشنهادی، مضروب به سمت چپ شیفت داده می‌شود. در بخش جمع کننده از فرم دارای افزونگی استفاده شده است. یعنی برای هر بیت از دو بیت استفاده شده است. تا در زمان جمع‌های میانی، نیازی به انتشار بیت نقلی وجود نداشته باشد. به منظور کاهش تأخیر و افزایش سرعت در واحد محاسبات، می‌توان به جای استفاده از بلوک‌هایی با اندازه ثابت از بلوک‌هایی با اندازه انتخاب شده استفاده کرد که برای دستیابی به بیشترین سرعت بایستی بهترین چینش را انتخاب کنیم. متوسط تأخیر در الگوریتم پیشنهادی ۲۴ پالس است. بیشترین تأخیر ۴۸ پالس می باشد. کمترین تأخیر ضرب کننده 1 پالس است که اگر مضروب صفر باشد این اتفاق می افتد.
Supervisor:
SupervisorE-mail
Javidan, JavadUNSPECIFIED
Zarefatin, GHolamrezaUNSPECIFIED
Advisor:
AdvisorE-mail
-, -UNSPECIFIED
Subjects: Faculty of Engineering > Department of Electrical & Computer Engineering
Divisions > Faculty of Engineering > Department of Electrical & Computer Engineering
Divisions: Subjects > Faculty of Engineering > Department of Electrical & Computer Engineering
Faculty of Engineering > Department of Electrical & Computer Engineering
Date Deposited: 20 Oct 2018 09:37
Last Modified: 20 Oct 2018 09:37
URI: http://repository.uma.ac.ir/id/eprint/1031

Actions (login required)

View Item View Item