High Resolution TDC and DTC Design and Implementation on FPGA

Abdolzadeh, Ehsan (2019) High Resolution TDC and DTC Design and Implementation on FPGA. Masters thesis, University of Mohaghegh Ardabili.

[img] Text
Thesis.pdf

Download (1MB)
Official URL: http://uma.ac.ir/

Abstract

Research Aim:Using phase lock loops and virtual latency paths, the usage of elements for making delay is bypassed although this has caused a noticeable increase in the consumed power of the delay elements and the error of non-matching elements. Moreover, using the proposed approach, the latency of every arbitrary path can be calculated. For implementation of the proposed circuit on the board, the outcome of test on the board is supposed to match the results of this simulation because all the simulations and design phases were according to the settings of the board. Furthermore, if a powerful processing system is available and the algorithms are optimized accurately, the results will be more promising in terms of resolution, consuming power, error, and dynamic range. Research method: In this thesis, making delay with the help of 2D vernier, which is simultaneous delay in Tin and Clk, is proposed. Findings: The resolution obtained with frequency 800 MHz is 2.5 picoseconds.The characteristics of the designed time to digital converter, which is also implemented on Stratix IV board, is as follows: LSB=2.5ps, -0.6 LSB <=INL<= 1LSB, Dead time=35.272ns, Dynamic range= 1.25*63 ns and Minimum occurance period is Tin= 3.128 ns, the FPGA type is Stratix IV, 9% of the FPGA resources are utilized and the number of used registers is 4010. Conclusion:In this method with 2_D vernier delay and virtual path delay techniques power and area consumption can be reduce also both of resolution and dynamic range will be increase.

Item Type: Thesis (Masters)
Persian Title: طراحی مبدل زمان به دیجیتال و دیجیتال به زمان با رزولوشن بالا و پیاده‌سازی بر روی FPGA
Persian Abstract: هدف:با توجه‌ به پیشرفت روزافزون علم و تکنولوژی در جهان و بخصوص سرعت شگفت انگیز رشد دنیای الکترونیکپیاده‌سازی مدارات مجتمع بصورت دیجیتالی امری لازم و ضروری در جهت تسریع این فرآیند می‌باشد. امروزه مهندسان این حوزه درصدد هستند تا جایی که امکان دارد مداراتآنالوگ رابه دیجیتال تبدیل کنند چرا که این امر سبب کاهش هزینه‌ها، ساده‌تر شدن کار با مدارات، قابلیت اطمینان مدار در مقیاس‌های بسیارکوچک‌ و مجتمع‌پذیری بیشتر و همچنین تأثیرپذیری‌کمتر(نویز و سایر عوامل محیطی) از دنیای اطراف می‌شود اما این ‌عمل در اکثر موارد بسیار دشوار می‌باشد. از آنجایی‌که مبدل‌ها نقش حائز اهمیتی را در مهندسی الکترونیک ایفاء می‌کنند و تقریباً در تمامی دستگاه‌های مورد استفاده بشر وجود دارند پس سعی در دیجیتالی‌کردن آنها نیز امری واجب است از طرفی بردهای پرکاربرد FPGA بخاطر ویژگی‌های خاص خودشان از جمله انعطاف‌پذیری، هزینه و زمان‌کم برای تولید‌ و امنیت بالا نظر مهندسان و محققان این حوزه را بیش از پیش به‌ خود جلب کرده است. هدفاز انجام این پروژه دستیابی به‌ رزولوشن بالا برای مبدل زمان به دیجیتال و همچنین کاهش‌خطای INL و ‌فضای‌ اشغالی مبدل دربردFPGAو نیزافزایش سرعت عملیاتبوده است. روش‌شناسی پژوهش:روشی کهدر این پروژه بدان پرداخته شده است ایجاد تأخیر به کمک روشd_vernier 2 (تأخیر ورنیر دوبعدی) که همان ایجاد تأخیر همزمان در Tin و Clk می‌باشد و با استفاده از حلقه‌های قفل‌فاز و همچنین مسیرهای تأخیر مجازی‌ عملاً از هیچ المانی برای ایجاد تأخیر در این نوع مبدل استفاده نشده‌که این عمل ‌خود موجب شده تا خطای ناشی از عدم تطابق المان‌ها و توان‌ مصرفی ناشی از تک‌‌تک المان‌های تأخیر به مقدار قابل ملاحظه‌ای‌کاهش یابد بعلاوه با به کارگیری این روش می‌توان ‌تأخیر تمامی مسیرهای دلخواه را محاسبه‌کرد. یافته‌ها:مقدار رزولوشن کم‌‌‌ارزش‌ترین بیت که با استفاده از فرکانس800 مگاهرتز بدست آمده برابر 5/2 پیکوثانیه بوده است. مبدل زمان به دیجیتال طراحی‌ و پیاده‌سازی شده برروی برد Stratix IV رزولوشن حدود 6پیکوثانیهوINL کمتر از LSB1و استفاده از تنها 9٪ منابع موجود بر روی برد می‌باشد. پیکوثانیه 5/2LSB=(کم‌ارزش‌ترین بیت)،حداقل طول‌ رخداد نانو‌ثانیه 128/3،-0/6 LSB<= INL<=1 LSB، نانوثانیه 272/35Dead time=، رنج دینامیکی معادل25/1 × 63 نانو‌‌ثانیه،نوع FPGA از خانواده Stratix IV بوده و میزان مصرف منابع Logic برابر 9% از کل منابع موجود بر روی FPGA و میزان مصرف رجیستر برابر با4010 عدد می‌باشد. نتیجه‌گیری:با استفاده از تکنیک تأخیر دوبعدی به همراه تأخیر‌مجازی و تأخیرحاصل از مسیر به جای المان‌های تأخیری توان مصرفی و حجم استفاده شده از برد کاهش و رزولوشن و گستره‌ی دینامیکی افزایش می‌یابد
Supervisor:
SupervisorE-mail
Javidan, JavadUNSPECIFIED
Advisor:
AdvisorE-mail
Nooshyar, MahdiUNSPECIFIED
Subjects: Faculty of Engineering > Department of Electrical & Computer Engineering
Divisions > Faculty of Engineering > Department of Electrical & Computer Engineering
Divisions: Subjects > Faculty of Engineering > Department of Electrical & Computer Engineering
Faculty of Engineering > Department of Electrical & Computer Engineering
Date Deposited: 17 Jun 2019 08:19
Last Modified: 17 Jun 2019 08:19
URI: http://repository.uma.ac.ir/id/eprint/6923

Actions (login required)

View Item View Item